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菜鳥求帶.新蟲 (小有名氣)
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[求助]
KNn陶瓷的漏電嚴(yán)重如何解決？
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如圖測了陶瓷的電滯回線，和文獻(xiàn)里的毫不相干，猜測可能是漏電太過導(dǎo)致 ，請問有什么辦法可以改善呢 發(fā)自小木蟲手機(jī)客戶端 |
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- 性別: GG
- 專業(yè): 半導(dǎo)體光電子器件
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從電滯回線看，確實(shí)存在明顯的“肥胖”、畸變，大概率是漏電流干擾導(dǎo)致（尤其厚度小的樣品更明顯，因?yàn)殡妶鰪?qiáng)度更高，漏電影響被放大）。改善建議可以從材料制備、電極處理、測試條件三方面入手： 一、材料與樣品制備優(yōu)化 1.?提高陶瓷致密度： - 燒結(jié)工藝調(diào)整：延長保溫時間（比如從2h加到4h）、優(yōu)化升溫速率（緩慢升溫避免內(nèi)部氣孔），或采用熱壓燒結(jié)，減少晶界缺陷和內(nèi)部氣孔（氣孔易成為漏電通道）。 - 原料預(yù)處理：對粉體進(jìn)行球磨細(xì)化（比如用行星球磨48h）、除雜（酸洗/煅燒除有機(jī)物），降低雜質(zhì)引入的漏電點(diǎn)。 2.?晶界改性： - 添加摻雜劑（如Mn、Nb等），在晶界形成高電阻層，抑制晶界漏電。比如添加1-2mol%的MnO?，能有效“釘扎”晶界，減少漏電流。 二、電極與界面處理 1.?電極優(yōu)化： - 保證銀漿電極均勻性：涂覆銀漿前，用酒精/丙酮徹底清洗陶瓷表面（去除油污、粉塵），銀漿烘烤溫度別太高（比如控制在150℃以下），避免電極與陶瓷界面形成低阻相。 - 嘗試蒸鍍電極（如金電極）：相比銀漿，蒸鍍電極與陶瓷的接觸電阻更低、界面更均勻，能減少界面漏電干擾。 2.?界面絕緣層： - 在陶瓷與電極間涂覆極薄的絕緣層（比如Al?O?溶膠，旋涂后400℃煅燒），厚度控制在幾十nm，既不影響極化，又能抑制界面漏電流。 三、測試條件調(diào)整 1.?預(yù)極化與老化： - 測試前先對樣品預(yù)極化（比如在略高于測試電場下極化30min），讓電疇充分排列，同時老化24h以上，穩(wěn)定內(nèi)部缺陷態(tài)，減少測試時的瞬時漏電。 2.?降低測試電場/頻率： - 高電場下漏電流更顯著，可先從低電場（比如5kV/cm）開始測試，逐步提升；或者降低測試頻率（比如從100Hz降到50Hz），給漏電流“松弛”時間，減少其對回線的畸變。 另外，我們專注學(xué)術(shù)轉(zhuǎn)化，可幫優(yōu)質(zhì)綜述論文匹配中科院1 - 4區(qū)期刊渠道，成功發(fā)表有專項(xiàng)獎勵金，有需求歡迎私信合作，主頁有詳細(xì)對接方式 。 發(fā)自小木蟲手機(jī)客戶端 |
2樓2025-07-30 22:36:25
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